芯片引脚信号的功能

2.4.180486的引脚信号

　　80486共有168条引脚，引脚信号定义。

　　下面对主要引脚信号的功能做简要说明。

　　1.地址总线

　 　A31～A2和BE3～BE0（字节允许信号，低电平有效）构成32位地址总线，可寻址4GB的内存空间和64KB的I/O空间。寻址存储器时，由 A31～A2寻址4个1GB的存储体，这4个1GB的存储体分别与4个字节D31～D24、D23～D16、D15～D8和D7～D0对应，每个存储体分 别由字节允许信号BE3～BE0选通，当BEi（i0～3）有效时，相应的字节才能进行读/写操作。寻址I/O空间时，只有A15～A2和 BEi（i0～3）有效。

　　2.数据总线

　　D31～D0：32位双向数据总线，可以传输8位、16位和32位的数据。

　　3.数据奇偶校验

　　DP3～DP0：数据奇偶校验，双向。DP3～DP0分别对应32位数据中字节3～字节0的校验位。

　　PCHK：奇偶校验错，输出，低电平有效。该信号有效时，表示CPU在上一个读周期采样的数据奇偶校验出错。

　　4.数据总线宽度控制

　　BS8：8位数据总线宽度定义，输入，低电平有效。该信号有效时，规定数据总线中只有8位是有效的，支持8位的数据传输。

　　BS16：16位数据总线宽度定义，输入，低电平有效。该信号有效时，规定数据总线中只有16位是有效的，支持16位的数据传输。

　　5.总线周期定义

　　W/R：写/读周期，输出。高电平表示写周期，低电平表示读周期。

　　M/IO：存储器/IO访问，输出。高电平表示访问存储器，低电平表示访问I/O端口。

　　D/C：数据/控制周期，输出。高电平表示数据传送周期，低电平表示指令代码传送周期。

　　LOCK：总线锁定，输出，低电平有效。该信号有效，表示当前的总线周期被锁定，此时，80486独占系统总线。该信号由LOCK指令前缀设置或关键存储器操作时自动锁定。

　　PLOCK：伪锁定，输出，低电平有效。当该信号有效时，表明CPU需要多个总线周期才能完成传输。

　　6.总线控制

　　ADS：地址选通，输出，低电平有效。该信号有效时地址总线上输出的信号有效。

　　RDY：就绪，输入，低电平有效。该信号有效时，指示现行总线周期已经完成。

　　7.突发控制

　　BRDY：突发就绪，输入，低电平有效。作用与RDY相同。由BRDY信号结束的周期称为突发周期。

　　BLAST：突发结束，输出，低电平有效。该信号有效时，表示下一个BRDY信号输入时，突发周期已经结束。

　　8.中断控制

　　INTR：可屏蔽中断请求，输入，高电平有效。

　　NMI：非屏蔽中断请求，输入，上跳沿有效。

　　9.总线仲裁

　　HOLD：总线请求，输入，高电平有效。该信号由另一个总线主控设备产生，请求CPU让出总线的控制权。

　　HLDA：总线请求响应，输出，高电平有效。该信号是对HOLD信号的应答，表示CPU已让出总线的控制权。

　　BREQ：内部总线请求，输出，高电平有效。当该信号有效时，指示CPU内部已提出一个总线请求，CPU正在控制总线。

　　BOFF：强制CPU放弃系统总线，输入，低电平有效。当CPU接收到该信号时，便立即放弃对系统总线的控制权，并使其引脚浮空。

　　10.高速缓存行无效周期

　　AHOLD：地址保持请求，输入，高电平有效。该信号决定地址线A31～A4是否接受地址输入。此信号在高速缓存无效周期时有效。

　　EADS：外部地址有效，输入，低电平有效。在询问期间该信号表示地址总线A31～A4上的地址信号有效。CPU将其读入后，在片内Cache中寻找该地址，若找到，则执行Cache行无效周期，使片内Cache中的该行数据无效。

　　11.页面高速缓存控制

　　PWT：页通写控制，输出，高电平时规定当前页为通写方式，低电平时规定当前页为回写方式。由于80486片内Cache规定为通写方式，所以PWT信号只对外部Cache有效。它反映CR3、页目录项或页表项中PWT位的状态。

　　PCD：页高速缓存禁止，输出，高电平时禁止在页Cache中进行缓存，低电平时允许页Cache进行缓存。它反映CR3、页目录项或页表项中PCD位的状态。

　　12.高速缓存控制

　　KEN：高速缓存允许，输入，低电平有效，用于决定周期长度。该信号有效时，CPU执行Cache行填充周期。